PCIe® 5.0 und die nächste Generation des maschinellen Lernens und der künstliche Intelligenz

Künstliche Intelligenz (KI) und Algorithmen des maschinellen Lernens (ML) sind in unserem Leben allgegenwärtiger als je zuvor - von Social-Media-Feeds bis hin zu autonomen Fahrzeugen und Haushaltsgeräten. Der Markt für künstliche Intelligenz und maschinelles Lernen wird bereits auf 100 Milliarden USD geschätzt und soll bis 2030 um das Zwanzigfache auf zwei Billionen anwachsen. Grundlage für diesen riesigen Markt sind Transportkanäle mit hoher Datenbandbreite und geringer Latenz, die durch die neue PCI Express® (PCIe®) 5.0 Architektur ermöglicht werden.

Was ist neu an der PCI Express® (PCIe®) 5.0 Architektur?

PCIe 5.0 wurde im Mai 2019 veröffentlicht und bietet eine doppelt so hohe Datenübertragung wie PCIe 4.0. Das bedeutet, dass alle PCIe-Peripheriegeräte wie Grafikkarten, Netzwerkkarten (NICs), Speicherbeschleuniger, Solid-State-Laufwerke (SSDs) und bis zu einem gewissen Grad auch Grafikprozessoren (GPUs) jetzt eine höhere Leistung erbringen können.

Wie PCIe 5.0 die ML- und KI- Anwendungen unterstützt

Um zu verstehen, warum PCIe 5.0 für die Unterstützung von ML- und KI-Anwendungen von Bedeutung ist, müssen wir zunächst wissen, was diese Anwendungen der nächsten Generation erfordern:

1. Die Fähigkeit, sich mit so vielen Computerchips und Netzwerkgeräten wie möglich zu verbinden. Deshalb werden häufig weit verbreitete Verbindungsprotokolle wie PCIe für die Vielseitigkeit von Beschleunigungslösungen gewählt.
2. Standardsoftware und gängige Programmiermodelle zur einfachen Erkennung, Programmierung und Verwaltung.
3. Auch die Software muss leicht zu entwickeln sein. Im Falle von PCIe können Geräte aufgrund ihrer weiten Verbreitung fast sofort eingesetzt werden.

PCIe 5.0 bietet außerdem native Unterstützung für die Übertragung zusätzlicher Protokolle über physische Schichten mit geringer Latenz und ohne Rückkehr zum Nullpunkt, wodurch CPUs mit den immer größeren Datenmengen Schritt halten können, die mit der Verbreitung von KI- und ML-Geräten zweifellos in die Höhe schnellen werden.

Wie schnell ist PCIe 5.0?

Die meisten Prozessoren und Hauptplatinen auf dem Markt werden derzeit von PCIe Gen 4 unterstützt, einem innovativen Standard, der 2017 erstmals veröffentlicht wurde. Viele Nutzer erleben jedoch langsam Engpässe bei der Leistung. Beispielsweise können SSDs im M.2-NVMe-Formfaktor nur eine konstante Datenübertragung von 8 GB/s über vier Lanes ermöglichen. PCIe-5.0-SSDs hingegen verdoppeln diese Geschwindigkeit auf 16 GB/s, wobei 32-Lane-Geräte eine Bandbreite von 128 GB/s aufweisen.

Erforderliche Komponenten für PCIe 5.0

Produkte wie AMDs AM5- und Intels LGA 1700-Motherboards sind bereits angekündigt, PCIe 5.0 zu unterstützen, aber es wird erwartet, dass noch viele weitere neue Produkte auf den Markt kommen werden. Es ist jedoch wichtig zu beachten, dass beide Enden einer Verbindung PCIe 5.0 unterstützen müssen, um höhere Datengeschwindigkeiten zu ermöglichen. Theoretisch kann eine PCIe 5.0-SSD in Verbindung mit einem PCIe Gen4-Motherboard mit der maximalen Gen4-Bandbreite von 16 GT/s betrieben werden. Somit ist sie in der Lage, 64 GB/s auf eine x16-Link-Breite zu übertragen.

Welche Auswirkungen PCIe 5.0 auf die Geräteentwicklung ausübt

Warum gibt es so wenige PCIe 5.0 Geräte auf dem Markt?

PCIe 5.0 ist zwar wichtig, um ein schnelles Gerät zu entwickeln. Jedoch verbessert die Existenz der PCIe 5.0 allein die Leistung der GPUs oder SSDs nicht. Tatsächlich gibt es nicht viele Geräte auf dem Markt, die PCIe 5.0 unterstützen, obwohl die Norm seit 4 Jahren schon verfügbar ist.

Dennoch wird PCIe 5.0 definitiv eine entscheidende Rolle bei der Beschleunigung sequenzieller Lese- und Schreibvorgänge für höhere Übertragungsgeschwindigkeiten spielen, vor allem wenn es um die Übertragung größerer Dateien geht. Crucial T700 und Seagate FireCuda 540 sind einige der Gen 5-SSDs, die bereits deutliche Verbesserungen gegenüber ihren Gen 4-Pendants aufweisen. Auch PCIe Gen 5 SSDs tauchen allmählich auf, auch wenn erst noch Komponenten auf den Markt kommen müssen, bevor sich PCIe 5.0 wirklich durchsetzen kann.

Kostenbeschränkungen von PCIe 5.0

Das Hauptproblem bei der Aufrüstung auf PCIe 5.0 sind die Kosten. In den meisten Fällen müssen das Motherboard, die CPU und sogar der Speicher aufgerüstet werden, um mit PCIe 5.0-Geräten kompatibel zu sein. Verschiedene Motherboards unterstützen PCIe 5.0 in unterschiedlichem Maße, so dass es für Benutzer schwierig ist, zu entscheiden, ob sich das Upgrade lohnt. Außerdem erfordern neuere PCIe Gen 5 SSDs auf dem Markt Kühlkörper und sogar aktive Kühllösungen wie die Corsair MP700 Pro SSD. Während Kühlkörper völlig optional sind, ist es wichtig, die Hardware-Wartung zu beachten, die mit diesen Prozessen einhergeht.

PCIe 6.0 Veröffentlichungsdatum

In Anbetracht der Tatsache, dass selbst die hochwertigsten Motherboards auf dem Markt nicht zu 100 % mit PCIe 5.0 ausgestattet sind, wird nach allgemeinem Konsens PCIe 6.0 herauskommen, wenn PCIe 5.0 zur Norm wird, was dazu führt, dass die Verbraucher ständig hinter die neueste technologische Spezifikation auf dem Markt zurückfallen werden.

Es gibt zwar noch keinen festen Termin für die Veröffentlichung von PCIe 6.0, aber es ist davon auszugehen, dass es zwischen 2024 und 2025 veröffentlicht wird. Das bedeutet, dass AM5-Motherboards wahrscheinlich nicht von PCIe 6.0 betroffen sein werden, mit Ausnahme ihres allerletzten Chipsets.

Herausforderungen bei der Entwicklung von PCIe 5.0

Signalabschwächung bei höheren Frequenzen

Die durch die Kanaleinfügungsdämpfung (IL) verursachte Signaldämpfung ist die größte Herausforderung beim Systemdesign der PCIe 5.0-Technologie. Um dies zu verstehen, betrachten wir zunächst das ursprüngliche PAM-4-Verfahren, das typischerweise für Datenübertragungsstandards mit mehr als 30 GT/s verwendet wird.

Diese Methode trägt zwar dazu bei, die Nyquist-Frequenz des Signals auf ein Viertel der Datenrate zu reduzieren, doch geht dies auf Kosten eines Signal-Rausch-Verhältnisses (SNR) von 9,5 dB. Die PCIe 5.0-Architektur geht jedoch anders vor. Anstelle von PAM-4 verwendet PCIe 5.0 weiterhin das NRZ-Signalisierungsschema (Non-Return-to-Zero), bei dem die Nyquist-Frequenz des Signals die Hälfte der Datenrate beträgt.

Wie PCIe 5.0 Fehlerrisiken ausgleicht

Die PCIe-5.0-Spezifikation enthält einige Richtlinien zur Bewältigung dieser Herausforderungen. Sie legt einen Grenzwert fest, wie stark das Signal während der Übertragung abgeschwächt werden darf (36 dB für 32 GT/s), und eine Bitfehlerrate (BER) von weniger als 10-12. Um das Problem der Signalabschwächung in den Griff zu bekommen, definiert PCIe 5.0 den Referenzempfänger so, dass das Modell des zeitkontinuierlichen linearen Entzerrers (CTLE) einen ADC (einstellbare Gleichstromverstärkung) von -15 dB enthält. Dies steht im Gegensatz zum Referenzempfänger für 16 GT/s, der nur auf -12 dB eingestellt ist.

Wichtig ist auch, dass die Fehlerhäufigkeit mit einer Datenrate von 32 GT/s zunimmt, zumal die DFE-Schaltkreise eine entscheidende Rolle bei der Gesamtentzerrung des Empfängers spielen. Die Vorcodierung innerhalb der PCIe 5.0-Architektur hilft, dieses Risiko auszugleichen. Durch die Aktivierung der Vorcodierung auf der Senderseite und der Decodierung auf der Empfängerseite wird das Risiko von Burst-Fehlern erheblich reduziert und die Robustheit der PCIe 5.0-Spezifikation 32 GT/s Link gewährleistet.

PCIe 5.0 Technologie Kanaleinfügungsdämpfung Spanne

Die Spanne für die Kanaleinfügungsdämpfung der PCIe 4.0-Architektur und der PCIe 5.0-Architektur beträgt 16 GT/s bzw. 32 GT/s. Nach Abzug von 9 dB für das CPU-Gehäuse wird die verbleibende Spanne in 9,5 dB für das AIC, 1,5 dB für CEM-Steckverbinder und 16 dB für die Systemplatine aufgeteilt.

Abgesehen von der Spanne für die Einfügungsdämpfung müssen die Ingenieure bei der Entwicklung von PCIe 5.0 auch die folgenden Faktoren in Betracht ziehen:

1. Die Einfügedämpfung der Leiterbahnen auf der Leiterplatte nimmt mit steigender Temperatur zu
2. Weitere Schwankungen der Einfügungsdämpfung können durch Fehler bei der Leiterplattenherstellung entstehen, insbesondere wenn unterschiedliche Leitungsbreiten produziert werden.
3. Für den Empfänger muss ein zusätzlicher Spielraum für die Einfügedämpfung gelassen werden, da Reflexionen, Übersprechen und Rauschen der Stromversorgung zu einer weiteren Verschlechterung des SNR beitragen können.

Als Faustregel gilt, dass Hardware-Ingenieure und Systementwickler etwa 10-20 % des Gesamtspanne für die Kanaleinfügungsdämpfung einplanen, was bei einer Spanne von 36 dB etwa 4-7 dB entspricht. Es ist zu erwarten, dass mit der zunehmenden Nachfrage nach KI und ML weitere Systemtopologien entstehen werden. Daher ist es für Ingenieure wichtig, sich mit PCB-Materialien und PCIe 5.0-Retimern vertraut zu machen, um ein reibungsloses Upgrade auf die PCIe 5.0-Architektur zu gewährleisten.

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