PCIe® 5.0と次世代の機械学習と人工知能

人工知能（AI）と機械学習（ML）のアルゴリズムは、ソーシャルメディアの記事データから自律走行車や家電に至るまで、かつてないほど私たちの生活に浸透しています。人工知能と機械学習の市場規模はすでに1000億米ドルと推定され、2030年までに20倍の2兆ドルに成長すると予想されています。この巨大市場の基盤となるのが、新しいPCI Express® (PCIe®) 5.0アーキテクチャによって実現される、高データ帯域幅と低レイテンシーを備えたトランスポート・チャネルです。

新しいPCI Express® (PCIe®) 5.0アーキテクチャとは

2019の5月にリリースされたPCIe 5.0はPCIe 4.0の2倍のデータ転送を可能にします。これはすべてのグラフィックス・アダプタ・カード、ネットワーク・インターフェイス・カード（NIC）、ストレージ・アクセラレータ・デバイス、ソリッド・ステート・ドライブ（SSD）、そしてグラフィック・プロセッシング・ユニット（GPU）などのPCIe周辺機器のパフォーマンスがあがったということです。

どうやってPCIe 5.0がMLとAIアプリケーションに対応しているか

なぜPCIe 5.0がMLとAIアプリケーションの対応に適しているかを理解するためには、まず次世代アプリケーションの需要を知ることが必要です。

1. 可能な限り多くのコンピュート・チップやネットワーク・デバイスに接続できること。そのため、PCIeのような広く採用されている相互接続プロトコルが、アクセラレーター・ソリューションの汎用性のために選択されることが多い。
2. プログラミングや管理などの標準ソフトウェアと一般的なプログラミングモデル。
3. ソフトウェアも簡単に開発できなければなりません。PCIeの場合、広く採用されているため、デバイスをほぼ即座に展開できます。

PCIe 5.0はCPUが膨大なデータに追いつける低遅延でゼロに戻らない物理層上の追加プロトコルもあります。

PCIe 5.0の速さは？

2017年にリリースされた多くのプロセッサーやマザーボードはPCIe Gen 4に対応してます。しかし、多くのユーザーがその性能にボトルネックを感じ始めている。例えば、M.2 NVMeフォームファクタのSSDは、4レーンで8GB/秒の常時データ転送しかできないでしょう。一方、PCIe 5.0 SSDはこの速度を2倍の16GB/秒に引き上げ、32レーンのデバイスでは128GB/秒の帯域幅を実現しています。

PCIe 5.0に必要な整備

AMDのAM5やIntelのLGA1700マザーボードなどの製品はすでにPCIe 5.0をサポートすると発表されているが、さらに多くの新製品が市場に投入される見込みです。ただし、より高速なデータ転送を実現するためには、接続の両端がPCIe 5.0に対応していなければならないことに注意が必要です。理論的には、PCIe 5.0 SSDとPCIe Gen4マザーボードの組み合わせは、Gen4の最大帯域幅である16GT/秒で動作可能です。したがって、x16リンク幅で64GB/秒の転送が可能です。

PCIe 5.0がデバイス開発に与える影響

なぜPCIe 5.0に対応してる機器が少ないのでしょう？

PCIe 5.0が機器のスピードの向上に必要ですが、それだけでGPUやSSDの品質をあげません。四年前から仕様がリリースされているにもかかわらず、市場にPCIe 5.0の機器はあまり売られていません。

この先PCIe 5.0はシーケンシャルの読み書きの高速化と転送速度の向上にて大事な役割を果たします。特に大きいデータを送信するときに。Crucial T700とSeagate FireCuda 540はGen 5のSSDの中で大きく改善されました。 PCIe Gen 5 SSD も登場し始めていますが、PCIe 5.0 が主流になるには、より手頃な価格のコンポーネントが最前線に登場する必要があります。

PCIe 5.0のコスト限度

PCIe 5.0に最新にする際にある心配点はコストです。多くの場合、マザーボード、CPU、メモリまでアップグレードが必要になります。マザーボードによって、どのPCIe 5.0のレベルに対応できるか変わってきます。 これによって、本当にアップグレードする価値があるのか疑問に思うと思います。さらに、市場に出回っている新しいPCIe Gen 5 SSDには、ヒートシンクや、Corsair MP700 Pro SSDのようなアクティブ冷却ソリューションが必要です。ヒートシンクをつけるのかは自由ですが、プロセッサーに必要なハードウェアのメンテナンスが大事になってきます。

PCIe 6.0のリリース日時

最新のマザーボードでも全部PCIe 5.0に対応してないことを踏まえると PCIe 6.0はPCIe 5.0が標準になるころにリリースされると予測されます。

PCIe 6.0がいつリリースされか正確な日時は明かされていないですが、2025年と2026年の間に公開されると予想されています。 つまり、AM5マザーボードは、最後のチップセットを除いて、PCIe 6.0の影響を受けない可能性が高いです。

PCIe 5.0デザインの難点

高周波での信号減衰

チャンネルの挿入損失（IL）による信号減衰は、PCIe 5.0テクノロジーのシステム設計における最大の課題です。 これを理解するために30GT/秒より早いデータ伝送規格のために使用されるPAM-4方法を見ていきましょう。

この方法は、信号のナイキスト周波数をデータレートの4分の1に下げるのに役立ちますが、9.5dBの信号対雑音比（SNR）を犠牲にすることになります。しかし、PCIe 5.0アーキテクチャでは、やり方が異なります。PCIe5.0では、PAM-4の代わりにNRZ（non-return-to-zero）信号方式が引き続き使用され、信号のナイキスト周波数はデータレートの2分の1となります。

PCIe 5.0 エラーのリスクをどうやって軽減するか

こういったPCIe 5.0の課題に立ち向かう際のガイドラインがあります。そのガイドラインは伝送中に信号が弱まる限度を設定し（32GT/sの場合36dB）、ビット誤り率（BER）を10-12未満とするものであります。 信号の減衰の問題を解決するために、 PCIe 5.0 は、連続時間線形イコライザ（CTLE）モデルに-15 dB の ADC（調整可能な DC ゲイン）が含まれるように、基準レシーバーを定義しています。これは、-12dBにしか設定されていない16GT/sの基準レシーバーとは対照的であります。

データ転送速度が32GT/sを超えるとエラーの頻度が急増します。 PCIe 5.0内でのプリコーディングはこのリスクを軽減させます。トランスミッター側でのプリコーディングとレシーバー側でのデコーディングを可能にすることで、バーストエラーのリスクを大幅に低減し、PCIe 5.0仕様の32GT/sリンクの安全を保証します。

PCIe 5.0テクノロジーのチャネル挿入損失バジェット

PCIe 4.0とPCIe 5.0の挿入損失バジェットは16 GT/sと32 GT/sです。CPUのための9 dBを考慮すると、残りのバジェットはAICのための9.5 dB、CEMコネクターのための1.5 dBとシステムベースボードのための16dBに分割されます。

PCIe 5.0をデザインする際にエンジニアはこれらの点も念頭に置かないといけません。

1. PCBトレースの挿入損失は温度上昇とともに大きくなる。
2. PCB製造における不整合、特に線幅の不一致の結果として、挿入損失のさらなる変動が生じる可能性がある。
3. 反射、クロストーク、電源ノイズはすべてSNRのさらなる劣化の原因となるため、レシーバーには挿入損失のマージンを残す必要がある。

ハードウェア・エンジニアおよびシステム設計者は大体チャネル挿入損失バジェットの10-20%を残します。AIやMLの需要が高まるにつれ、より多くのシステム・トポロジーが生まれることが予想されます。 そのためPCIe 5.0へのスムーズなアップグレードを保障するためにエンジニアにPCBやPCIe 5.0に慣れる必要があります。

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