Our background
GRL의 엔지니어들은 IC validation, PHY design 및 테스트 장비에 대한 풍부한 배경 지식을 보유하고 있으며, 2010년 실리콘밸리에 회사를 설립한 이래 characterization, stress testing 및 PHY tuning를 필요로 하는 IC 회사를 위해 테스트 계획을 개발하고 실행해 왔습니다.
Center of Excellence로서 자부심을 갖고 있는 GRL은 실리콘밸리, 대만, 일본, 중국, 인도에 있는 연구소에서 업계 최고의 IC characterization 및 Tuning services를 제공하고 있는 것을 자랑스럽게 생각합니다. 초기 실리콘에 대한 종합적인 characterization 서비스는 112Gb/s PAM-4(구리 및 광학)부터 sub-gigahertz 맞춤형 메모리 인터페이스, 특수 아날로그 및 mixed-signal IC(AFE, ADC, DAC, 센서)에 이르기까지 다양합니다.
Your test process
모든 유형의 테스트 목표와 예산 요건을 커버하는 광범위한 테스트 프로세스를 선별합니다.
- 프로젝트에 기술 전문가 배정
- 맞춤형 테스트 방법론 개발
- 맞춤형 테스트 자동화 개발
- IP 공급업체 실리콘 “Audit”
- Characterization 보드 설계 및 레이아웃에 대한 컨설팅
- Characterization 보드에서 SI 시뮬레이션 및 측정 수행
- 맞춤형 테스트 액세서리 조달 또는 개발
- 첫 번째 실리콘에서 디버깅 및 PHY 튜닝 수행
- 여러 PVT 코너에서 더 많은 양의 Bench Characterization 수행
- GRL의 테스트 자동화 프레임 워크를 사용하여 고객의 실험실에서 Turnkey Characterization 테스트 설정 제공
이 맞춤형 접근 방식을 통해 기업은 사용한 만큼만 비용을 지불하면 되고, 고정 요금 및 구형 장비 유지 보수와 관련된 비용을 피할 수 있습니다. GRL은 On-demand 방식으로 기술 전문가와 고성능 테스트 장비에 대한 접근성을 개선하는 동시에 증가하는 테스트 비용에 대한 고객의 부담을 덜어주기를 희망합니다.
Importance of stress testing
오늘날 반도체 회사들은 고속 인터페이스를 검증하는 데 있어 큰 어려움에 직면해 있습니다. 점점 더 빨라지고 더 복잡한 전력 관리 기능을 통합하는 인터페이스를 고려해야 할 뿐만 아니라 매년 증가하는 새로운 인터페이스와 Characterization reports에 대한 고객의 요구도 지원해야 합니다.
Process Nodes가 축소됨에 따라 엔지니어는 증가된 PVT 민감도를 처리해야 하며 일정과 예산이 촉박한 환경에서 철저히 이해해야 합니다.
IC stress testing VS Compliance certification testing
최단 시간 내에 통과하는 것이 목표인 컴플라이언스 시험 인증과 달리, IC 스트레스 테스트는 반도체 회사가 다양한 비이상적 환경에서 고속 인터페이스의 성능을 모니터링해야 합니다. 예를 들어 극한의 온도, 공급 전압, 고속 및 저속 공정 코너 등이 있습니다. 또한 다음과 같은 원인으로 인해 발생하는 신호 무결성 문제도 고려해야 합니다:
- Board design mistakes
- IC SERDES
- Interference from clock or other components
- Noise
- Packaging that introduces waveform impairments resulting in:
- Excessive jitter
- Inter-Symbol Interference (ISI) effects
Common semiconductor challenges
반도체 회사는 자체 IC 및 레퍼런스 설계를 다루는 것 외에도 다른 IC 및 시스템과의 상호 운용성 문제를 해결해야 합니다. 이 문제는 다른 IC가 항상 최적의 운영 마진을 가지고 있지 않을 수 있다는 사실로 인해 더욱 복잡해집니다. 다른 공급업체의 IC가 compliance specifications을 충족하지 못할 때 반도체 회사가 장애물에 부딪히는 것은 드문 일이 아닙니다. 설상가상으로, 고객 시스템 설계에서 문제가 발생하는 경우에도 컴플라이언스 및 상호 호환성에 대한 책임은 IC 공급업체에 있는 경우가 많습니다.
인터페이스 설계의 복잡성 문제는 완전히 테스트되거나 올바르게 구현되지 않을 수 있는 외부 IP에 대한 과도한 의존으로 인해 더욱 복잡해집니다. 또한 SERDES 및 PHY 트랜시버 설계도 점점 더 전문화되고 있습니다. 따라서 이러한 외부 IP를 검증하고 디버깅 문제가 발생했을 때 이를 해결하면 상당한 지연이 발생할 수 있습니다. IC 마스크의 높은 비용과 짧은 시장 출시 기간을 고려할 때, 재회전은 예산과 노동력 측면에서 매우 중요할 수 있습니다.
이러한 문제에 적응하기 위해 반도체 회사는 설계 문제를 해결하고 성능 마진을 극대화할 수 있도록 '실패를 각오하고 테스트한다'는 마음가짐으로 운영해야 합니다. 인터페이스 설계를 적절히 조정하는 데 몇 주 또는 몇 달을 소비하지 않으면 IC(특히 하위 공정 노드에 있는 IC)는 컴플라이언스 스펙의 30%도 충족하지 못할 가능성이 높습니다.
