PCIe® 5.0과 차세대 머신 러닝 (ML) 그리고 인공 지능 (AI)

소셜 미디어 피드부터 자율주행차, 가전제품에 이르기까지 인공지능(AI)과 머신러닝(ML) 알고리즘은 그 어느 때보다 우리 생활에 널리 퍼져 있습니다. 이미 1,000억 달러에 달하는 인공지능(AI)과 머신러닝(ML) 시장은 2030년까지 20배 성장하여 2조 달러에 달할 것으로 예상됩니다. 이 거대한 시장을 뒷받침하는 것은 새로운 PCI Express®(PCIe®) 5.0 아키텍처로 구현되는 높은 데이터 대역폭과 짧은 지연 시간(low latency)의 전송 채널입니다.

PCI Express®(PCIe®) 5.0 아키텍처의 새로운 기능은 무엇입니까?

2019년 5월에 출시된 PCIe 5.0은 PCIe 4.0보다 두 배 빠른 데이터 전송 속도를 제공합니다. 이는 그래픽 어댑터 카드, 네트워크 인터페이스 카드(NIC), 스토리지 가속 장치, solid-state drives(SSD) 및 그래픽 처리 장치(GPU)와 같은 모든 PCIe 주변 장치가 이제 더 높은 성능을 누릴 수 있게 되었습니다.

PCIe 5.0이 ML 및 AI 애플리케이션을 지원하는 방법

머신러닝 및 인공지능 애플리케이션 지원과 관련하여 PCIe 5.0이 중요한 이유를 이해하려면 먼저 이러한 차세대 애플리케이션이 무엇을 요구하는지 알아야 합니다:

1. 가능한 한 많은 컴퓨팅 칩과 네트워크 장치에 연결할 수 있는 기능, 이것이 바로 PCIe와 같이 널리 채택된 인터커넥트 프로토콜이 가속기 솔루션의 다양성을 위해 종종 선택되는 이유입니다.
   
2. 손쉬운 검색, 프로그래밍, 관리를 위한 표준 소프트웨어 및 인기 있는 프로그래밍 모델이기 때문입니다.
   
3. 소프트웨어도 쉽게 개발할 수 있어야 합니다. PCIe의 경우 널리 채택되어 거의 즉시 디바이스를 배포할 수 있습니다.

또한 PCIe 5.0은 지연 시간이 짧고 zero physical layer으로 되돌아가지 않는 추가 프로토콜을 전송할 수 있는 기본 지원을 제공하므로 CPU는 AI 및 ML 기기의 확산으로 인해 급증할 데이터의 양을 따라잡을 수 있습니다. 

HPCIe 5.0은 얼마나 빠릅니까?

현재 시중에 나와 있는 대부분의 프로세서와 마더보드는 2017년 처음 출시되었을 당시 획기적인 표준인 PCIe 4세대를 지원합니다. 그러나 많은 사용자가 성능 병목 현상을 경험하기 시작했습니다. 예를 들어, M.2 NVMe 폼 팩터로 제공되는 SSD는 4개 레인에서 8GB/s의 지속적인 데이터 전송만 가능합니다. 반면 PCIe 5.0 SSD는 16GB/s로 속도를 두 배 높여 32개의 레인 장치가 128GB/s의 대역폭을 제공합니다.

PCIe 5.0의 필수 구성 요소

AMD의 AM5 및 Intel의 LGA 1700 마더보드와 같은 제품은 이미 PCIe 5.0을 지원한다고 발표되었지만 더 많은 신제품이 시장에 출시될 것으로 예상됩니다. 그러나 더 높은 데이터 속도를 얻으려면 연결의 양쪽 끝이 PCIe 5.0을 지원해야 한다는 점에 유의하는 것이 중요합니다.  이론적으로 PCIe 5.0 SSD를 PCIe Gen4 마더보드와 페어링하면 최대 Gen4 대역폭인 16GT/s로 실행할 수 있습니다. 따라서 x16 링크 폭에서 64GB/s를 전송할 수 있습니다.

PCIe 5.0이 디바이스 개발에 미치는 영향

시장에 PCIe 5.0 디바이스가 그렇게 적은 이유는 무엇입니까?

PCIe 5.0은 더 빠른 장치를 개발하는 데 필요하지만, 그 존재만으로 GPU나 SSD, 특히 이미 충분한 대역폭을 가지고 있는 장치의 성능이 향상되지는 않습니다. 실제로 표준이 발표된 지 4년이 지났음에도 불구하고 현재 시장에 출시된 PCIe 5.0 지원 장치는 많지 않습니다. 

그렇지만 PCIe 5.0은 특히 대용량 파일을 전송할 때 순차적 읽기 및 쓰기를 가속화하여 전송 속도를 높이는 데 중추적인 역할을 할 것이 분명합니다. Crucial T700과 Seagate FireCuda 540은 이미 4세대에 비해 상당한 개선이 이루어진 5세대 SSD 중 일부입니다. PCIe 5.0이 진정한 주류가 되려면 더 저렴한 부품이 등장해야 하지만, PCIe 5세대 SSD도 등장하기 시작했습니다.

PCIe 5.0의 비용 제한

PCIe 5.0으로 업그레이드할 때 가장 큰 문제는 비용입니다. 대부분의 경우, PCIe 5.0 장치와 호환되기 위해서는 마더보드, CPU, 심지어 메모리까지 업그레이드해야 합니다. 또한 마더보드마다 PCIe 5.0 지원 수준이 다르기 때문에 사용자가 업그레이드할 가치가 있는지 결정하기 어렵습니다. 또한 시장에 출시된 최신 PCIe Gen 5 SSD에는 방열판은 물론 Corsair MP700 Pro SSD와 같은 능동형 냉각 솔루션도 필요합니다. 방열판은 전적으로 선택 사항이지만 이러한 프로세스에 포함되는 하드웨어 유지 관리에 유의하는 것이 중요합니다.

PCIe 6.0 출시일

현재 시장에 출시된 최고급 마더보드도 100% PCIe 5.0이 아니라는 점을 고려할 때, PCIe 5.0이 표준이 될 때까지 PCIe 6.0이 출시될 것이라는 것이 일반적인 의견이며, 이로 인해 소비자는 시장에서 최신 기술 사양에 계속 뒤처지는 상황이 발생하게 됩니다.

아직 PCIe 6.0 출시 날짜가 정해지지 않았지만 2025년이나 2026년 사이에 출시될 것으로 예상합니다. 이는 AM5 마더보드가 마지막 칩셋을 제외하고는 PCIe 6.0의 영향을 받지 않을 가능성이 높다는 것을 의미합니다. 

PCIe 5.0 설계의 과제

더 높은 주파수에서의 신호 감쇠(Signal attenuation)

채널 삽입 손실(IL)로 인한 신호 감쇠는 PCIe 5.0 기술 시스템 설계에 있어 가장 큰 과제입니다. 이를 이해하기 위해 먼저 30 GT/s보다 빠른 데이터 전송 표준에 일반적으로 사용되는 원래의 PAM-4 방식을 살펴봅시다.

이 방식은 신호의 나이퀴스트 주파수를 데이터 전송률의 4분의 1로 줄이는 데 도움이 되지만, 9.5dB의 신호 대 잡음비(SNR)가 발생한다는 단점이 있습니다. 하지만 PCIe 5.0 아키텍처는 상황이 다릅니다. PCIe 5.0은 PAM-4 대신 신호의 나이퀴스트 주파수가 데이터 전송률의 절반인 NRZ(non-return-to-zero) 신호 체계를 계속 사용합니다. 

PCIe 5.0이 오류 위험을 상쇄하는 방법

PCIe 5.0 사양에는 이러한 문제를 해결하기 위한 몇 가지 지침이 있습니다. 여기에는 전송 중 신호가 약화될 수 있는 정도에 대한 제한(32 GT/s의 경우 36dB)과 10~12 미만의 비트 오류율(BER)이 설정되어 있습니다. 신호 약화 또는 감쇠 문제를 해결하기 위해 PCIe 5.0은 레퍼런스 수신기를 정의하여 연속 시간 선형 이퀄라이저(CTLE) 모델에 -15dB의 ADC(조정 가능한 DC 이득)가 포함되도록 합니다. 이는 -12dB로만 설정된 16 GT/s용 레퍼런스 리시버와 반대입니다. 

특히 DFE 회로가 수신기의 전체 이퀄라이제이션에서 중요한 역할을 하기 때문에 데이터 속도가 32GT/s에 도달하면 오류 빈도가 더 높아진다는 점도 유의해야 합니다. PCIe 5.0 아키텍처 내의 프리코딩은 이러한 위험을 상쇄하는 데 도움이 됩니다. 송신기 측에서 프리코딩을 활성화하고 수신기 측에서 디코딩을 활성화하면 버스트 오류의 위험이 크게 줄어들고 PCIe 5.0 사양 32GT/s 링크의 견고성이 보장됩니다.

PCIe 5.0 기술 Channel Insertion Loss Budget

PCIe 4.0 아키텍처 및 PCIe 5.0 아키텍처의 삽입 손실 예산은 각각 16GT/s 및 32GT/s입니다. CPU 패키지에 대해 9dB를 공제한 후 남은 예산은 AIC용 9.5dB, CEM 커넥터용 1.5dB, 시스템 베이스보드용 16dB로 나뉩니다.

삽입 손실 예산 외에도 엔지니어는 PCIe 5.0을 설계할 때 다음 요소를 고려해야 합니다.

1. PCB 트레이스의 삽입 손실은 온도가 상승함에 따라 증가합니다.
   
2. 특히 선폭의 불일치가 발생하는 경우 PCB 제조의 불일치로 인해 삽입 손실의 추가 변동이 발생할 수 있습니다.
   
3. 반사, 누화 및 전원 공급 장치 노이즈가 모두 SNR의 추가 저하에 기여할 수 있으므로 수신기에 대한 추가 삽입 손실 마진을 남겨둘 필요가 있습니다.

경험상 하드웨어 엔지니어와 시스템 설계자는 전체 채널 삽입 손실 예산의 약 10~20%를 남겨두는데, 이는 36dB 예산의 경우 약 4~7dB입니다. AI와 머신러닝 수요가 증가함에 따라 더 많은 System topology가 생겨날 것으로 예상됩니다. 따라서 엔지니어는 PCIe 5.0 아키텍처로의 원활한 업그레이드를 위해 PCB 재료 및 PCIe 5.0 retimer에 대해 숙지하는 것이 중요합니다.

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