PCIe® 5.0 與新一代機器學習與人工智慧（AI/ML）產品

從社群媒體到自動駕駛汽車和家用電器，人工智慧（AI）和機器學習（ML）得運算在大眾的生活中比以往伴隨更大得角色。 已達 1000 億美元得 AI 和 ML 市場預計在 2030年之前長到20倍的 2兆美元。 而推動這龐大市場的技術是促進高頻寬和低延遲資料傳輸通道的 PCI Express® (PCIe®) 5.0 架構。

PCI Express® (PCIe®) 5.0 架構有哪些新功能？

PCIe 5.0 於 2019 年 5 月發布，提供前版 PCIe 4.0 的兩倍資料傳輸能量。 這使得圖形適配器卡、網路介面卡 (NIC)、儲存加速器設備、固態硬碟 (SSD) 甚至是圖形處理單元 (GPU）等 PCIe 週邊裝置展示更高層次的技術表現。

PCIe 5.0 如何支援 ML 和 AI 應用

至於為什麼 PCIe 5.0 對 ML 和 AI 應用如此關鍵，我們先得知道下一代技術應用得要求：

1. 能連接上多數得計算晶片和網路設備。 這種通用性也是 PCIe 等廣泛互連協定經常用於實現加速器解決方案的原因。
2. 標準軟體和常用程式設計模型，方便設備發現、程式設計和管理。
3. 軟體必須易於開發。 PCIe 的廣泛採用使所有裝置幾乎可以立即部署。

可透過低延遲、不歸零的實體層承載更多協議，使 CPU 能夠隨著 AI 和 ML 設備的激增跟上日益激增的資料量。

PCIe 5.0 能支援多快的資料傳輸？

目前，多數的處理器和主機板都支援第4代 PCIe。 該標準在 2017 年首次發佈時具有劃時代的意義。 然而，許多用戶開始遇到表現上的瓶頸。 例如，採用 M.2 NVMe 外型的固態硬碟只能在四條頻道上實現 8GB/s 的持續資料傳輸。 而 PCIe 5.0 SSD 的速度則翻了一番，達到 16GB/s，32 通道裝置的頻寬為 128GB/s。

PCIe 5.0 所需組件

AMD 的 AM5 和 Intel 的 LGA 1700 主機板等產品已經開始支援 PCIe 5.0，預計在近期將有更多新產品推出市場。 但要注意的是，只有在連線的兩端都支援 PCIe 5.0 的情況下才能實現更高的資料傳輸速度。 從理論上講，與 PCIe Gen4 主機板配對的 PCIe 5.0 SSD 能夠以最大 Gen4 頻寬（16GT/s）運作。 因此，它能夠在 x16 鏈路寬度上以 64GB/s 的速度傳輸資料。

如何影響設備開發？

為什麼市場上的 PCIe 5.0 設備仍然如此少？

不可否認的是，PCIe 5.0 是開發更快設備的必要條件。 但它的存在本身並不能提高 GPU 或 SSD 的效能，尤其是已經有足夠頻寬的裝置。 事實上，儘管 PCIe 5.0 標準已發布四年，目前在市場上流通的 PCIe 5.0 設備並不多。

不過，PCIe 5.0 肯定會在順序讀寫以及傳輸速度兩方面的提高發揮關鍵作用，尤其是在傳輸較大文件的應用中。 Crucial T700 和 SEAgate FireCuda 540 等第 5 代固態硬碟已經比第 4 代固態硬碟有了顯著的改進。 PCIe 第 5 代固態硬碟也開始浮出水面，不過在 PCIe 5.0 真正成為主流之前，還需要有更多經濟實惠的組件。

PCIe 5.0 的成本限制

升級到 PCIe 5.0 的主要障礙在於成本。 在大多數情況下，想要相容 PCIe 5.0 設備，主機板、CPU 甚至是記憶體都需要升級。 不同的主機板對 PCIe 5.0 的支援程度也不同。 因此，對使用者來說，想要以低成本的方式升級並不簡單。 此外，市面上較新的 PCIe 5 代固態硬碟需要散熱片，甚至是像 Corsair MP700 Pro 固態硬碟的主動冷卻解決方案。 雖然散熱片案例上是可選項，但硬體維護還是不可忽略的考慮因素。

PCIe 6.0 預計發布日期

考慮到目前市場中最優秀的主機板也不算是 100% PCIe 5.0，領域圈內者都認為 PCIe 6.0 將在 PCIe 5.0 成為標準的時期發布，導致消費者不斷落後於最新技術規範。

PCIe 6.0 的發布日期到此尚未確定，但可以肯定的是，它將在 2025 年或 2026 年之間發布。 這意味著 AM5 主機板除了最後一個晶片組以外不會受被 PCIe 6.0 影響。

PCIe 5.0 設計挑戰

較高頻率的訊號衰減

通道插入損耗（IL）造成的訊號衰減是 PCIe 5.0 技術系統設計的最大挑戰。 最初的 PAM-4 方法用於速度超過 30 GT/s 的資料傳輸標準。

雖然 PAM 有助於將訊號的奈奎斯特（Nyquist）頻率降低到資料傳輸的四分之一，但其代價是 9.5 dB 的訊號雜訊比（SNR）。 PCIe 5.0 架構的不再使用 PAM-4 而是繼續使用非歸零（NRZ）訊號方案，即訊號的奈奎斯特頻率為資料速率的二分之一。

PCIe 5.0 如何錯誤偏差風險

PCIe 5.0 規範中有應對挑戰的指導原則。 它對訊號在傳輸過程中的削弱程度設定了限制（32 GT/s 時為 36 dB），誤碼率 (BER) 小於 10-12。 為了解決訊號減弱或衰減問題，PCIe 5.0 對參考接收器進行定義，以確保連續時間線性均衡器 (CTLE) 模型包括一個 -15 dB 的 ADC（可調直流增益）。 而 16 GT/s 的參考接收器僅設定為 -12 dB。

當資料傳輸速率達到 32GT/s，誤差頻率會越來越高，尤其是 DFE 電路在接收器的整體均衡中扮演關鍵的角色。 PCIe 5.0 架構中的預編碼有助於抵銷此風險。 在發送器側啟用預編碼，在接收器側啟用解碼，將大大降低突發錯誤的風險，並保證 PCIe 5.0 規範 32 GT/s 連結的穩健性。

PCIe 5.0 技術通道插入損耗預算

PCIe 4.0 和 PCIe 5.0 架構的插入損耗預算分別為 16 GT/s 和 32 GT/s。 扣除 CPU 封裝的 9 dB 後，剩餘的預算分為 AIC 的 9.5 dB、CEM 連接器的 1.5 dB 和系統底板的 16dB。

除了插入損耗預算，工程師在設計 PCIe 5.0 時還需要考慮以下因素：

1. PCB 線路的插入損耗隨溫度升高而增加
2. 印刷電路板製造過程中的易變會在插入損耗中引起更大的波動，尤其是在線寬不一致的情況下
3. 由於反射、串擾和電源雜訊都會導致訊號雜訊比（SNR）的退化，必須為接收器留出額外的插入損耗餘裕。
   
   

在正常的情況下，硬體工程師和系統設計師會留出大約 10-20% 的整體頻道插入損耗預算，即 36 分貝預算中約 4-7 分貝。 隨著人工智慧和 ML 需求的增加，預計會出現更多的系統拓撲。 因此，工程師必須熟悉 PCB 材料和 PCIe 5.0 重定時器，以確保順利升級到 PCIe 5.0 架構。

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