由 PCI-SIG® 開發的 PCI Express®（PCIe®）高速串列電腦擴充匯流排標準目前已經在資料中心， 人工智慧/機器學習，HPC，車載，IoT，航空以及航太應用。自從 PCIe 5.0 和 6.0 分別於 2019 年和 2022 年發布以來，PCIe 在現代主機板和固態硬碟中變得更加普遍。 PCIe 設計也自然變得千姿白態。讓我們來了解 PCIe 設計及測試的關鍵考量因素，以優化您的測試流程。
為 2.5 GT/s 速度的 PCIe 1.0 於 2003 年首次推出，而預計在 2025 年發布的 PCIe 7.0 將具備驚人的 128 GT/s 速度。這發展也限時了 PCI-SIG 在推動資料傳輸速度發展上的承諾。從 PCIe 2.0 的 8b/10b 編碼到 3.0 128/132 編碼，以及 PAM4（脈衝幅度調變 4）的引入，顯示了該技術的持續進步。這些更新使得 PCI-SIG 平均每三年發布一次新版本，資料傳輸速度翻倍。
圖 1: PCIe 科技的進化
如果把過去三次 PCIe 迭代做一個比較，會發現 PCIe 4.0 和 5.0 的奈奎斯特頻率（Nyquist Frequency）翻了一番，而 PCIe 6.0 則保持不變。不過，透過不同的調變方案，PCIe 6.0 的資料傳輸速率還是提高了一倍。插入損耗通道在 PCIe 4.0 到 5.0 之間也有所增加，而在 PCIe 6.0 中則有所減少。這也被認可為數據速率翻倍的有益權衡。
參考 CTLE 和 DFE 在所有迭代中也都有所增加，以適應更高的插入損耗或雜訊。此外，PCIe 4.0 中校準接收器眼和測試的最小範圍頻寬要求也提高到 25GHz。在 PCIe 5.0 中，傳輸器和接收器測試的閾值提高到 33GHz，但相同標準的接收器校準和鏈路平衡設定需要 50GHz。在 PCIe 6.0 中，校準和測試都必須使用 50GHz。
圖 2: PCIe 的3層
首先，讓我們來了解 PCIe 三層核心硬體所辦的角色：
負責驅動程式和設定任務的軟體層和作業系統層則設在TL、DLL 和 PHY 這三個核心層之上。雖然軟體層和作業系統層也負責 PCIe 裝置的整體功能，但它們並不被視為 PCIe 的一部分，而通常是在軟體架構以及裝置管理等非 PCIe 協定本身的前提下被討論。
圖 3: PCIe 物質層
在物理層，單線的 PCIe 連結中由兩條獨特連接差分對組成點對點連接，二這兩條連結透過嵌入式時脈支援同步。此架構支援 SRIS 和 SRNS 時脈方案，協助實現穩健的通訊。此外，PCIe 允許各種通道寬度，包括 x1、x2、x4、x8、x12、x16 和 x32，從而滿足不同的互連要求。
圖 4: PCIe 4.0, 5.0, 6.0 規範
PCIe 中的兩個主要規範是 Base 和 CEM。兩中規範在測試點定義，方法和正式程度上有很大的差別。
遵循 Base 規範或 CEM 規範的選擇取決於您的產品性質和客戶。晶片製造商主要遵循 Base 規範，專注於矽級測試和驗證。終端產品製造商遵循 CEM 規範，確保符合 PCIe 連接器標準。除基本規範和 CEM 規範外，還有針對外形尺寸的子規範。
PCIe 合規性計畫負責監督 PCIe 產品的認證，確保符合嚴格的 PCI-SIG 標準。產品必須通過 PCI-SIG 研討班或授權測試實驗室的測試才能獲得認證，並且在成功通過所有 Gold Suite 測試且互通性測試通過率達到80% 後，才會被列入 PCI-SIG 整合商名單。
目前，合規計畫僅適用於 PCIe 4.0 和 5.0 產品，官方整合商清單認證測試僅支援 CEM 外形。如果您希望測試其他形式因素，則需要攜帶合適的轉接器，以便在測試期間將其轉換為 CEM。
各種產品類型所需的測試包括：
圖 5: 各種產品類型的測試
PCIe 傳輸器測試專注於驗證各種資料速率的訊號完整性和品質。
要測試的通道取決於系統的配置。 8、16 和 32 GT/s 的所有發射機預置都必須在通道 0 上進行測試，這是 PCIe 連結中用於通訊和配置的主要通道。訊號品質和抖動測試也在 0 通道上進行，如果存在相鄰通道（N-1），則使用合格預置進行測試。大於 x4 的配置需要對 0、N-1 和 N/2-1 通道進行測試。合格預設可確保發射機在測試期間對所有車道的配置保持一致，從而準確比較和評估各車道的訊號品質。
例如，
RefCLK 僅對 32 GT/s 系統進行單獨測試。對於所有較低的數據速率，RefCLK 都是在測試發射機訊號品質時間接測試的。因此，對於 16 GT/s 或更低的速度，需要使用四通道示波器（也稱為雙電壓測試配置）進行全面測試。
PLL 峰值和頻寬僅在通道 0 上使用脈衝寬度抖動 (PWJ) 和/或 P7 相容模式進行測試。
圖 6: 為 PCIe CEM 傳輸器測試的必要官方 PCI-SIG 測試裝置
收看研討會的完整重播，了解 PCIe CEM 裝置表徵以及 PCIe 5.0 CEM 規範傳輸器測試
接收器鏈路均衡（Link EQ）測試的目的是確保受測的接收器在零位元2誤差的情況下能夠達到 1E-12 位元誤碼率（BER）。 PCIe 接收機連結均衡測試程序如下：
圖 7: PCIe 接收器鏈路均衡測試校準期間 PCIe 4.0 和 PCIe 5.0 的最小和最大眼高和眼寬要求
除了實體層外，PCIe 測試還擴展到連結層和事務層，以解決錯誤處理和協定合規性問題。連結層和事務層測試的主要目標是從邏輯物理層開始，逐層驗證錯誤處理。這些測試旨在驗證功能的實作並確保其正常運作。
鏈結層和交易層的測試包括：
電氣 PHY 層測量設備的類比特性，以確保正確的訊號傳輸和接收，而邏輯 PHY 層指的是物理層中用於調整電訊號的協議，實際上是一種協議機制。因此，上述邏輯 PHY 層測試使用協定測試工具而非電氣測試工具進行。
PCIe 的鏈路層測試著重於評估各種機制，以確保 PCIe 鏈路上的資料傳輸和恢復正常。這些測試可確保連結在指定參數範圍內運作，包括資料速率、錯誤偵測和糾錯機制。
通常在鏈路層測試的機制包括：
下表中有更多鏈結層測試的範例。這些測試使用協議測試卡（PTC）或練習卡進行。
圖 8: PCIe 鏈結層測試例表
事務層測試包括檢查事務層資料包（TLP）傳輸中的錯誤。這些測試包括 TLP 中的錯誤訊息等情況，確保請求完成。檢測中毒 TLP、錯誤 TLP 序號和無效 TLP 的測試是 PCIe 合規性測試的必測項目，而不良端點循環冗餘檢查 (ECRC) 檢測則是選用項目。
圖 9: PCIe 交易層測試範例表
當 PCIe 連結中的所有連接裝置都能支援 PCIe 3.0 或更高的資料傳輸速率時，就會進行連結均衡以優化連接，並以更高的資料傳輸速率建立最穩定的 PCIe 連結。因此，從 PCIe 3.0 開始，必須針對裝置支援的所有資料速率進行均衡測試。
第二步確保壞的係數集被剔除，好的係數集得到反映，這一步應針對設備支援的每種資料傳輸速率進行。
圖 10: PCIe 均衡測試例表
請收看研討會重播，了解 PCIe 5.0 和 6.0 的差異等詳情
Lane margining 是一種軟體機制，在 PCIe 4.0 中作為可選測試引入，不影響納入整合商清單。不過，從 PCIe 5.0 開始，它已成為強制性測試項目。
Lane margining 要求在接收器內的不同採樣點執行不同的步驟，以確保正確實施。當主機向終端請求保證金資訊時，透過檢查傳回的數字及其與保證金的關係進行驗證。
雖然電子（物理層）測試規範中定義了車道邊緣測試，但它是以三種不同的方式與連結和交易測試一起運行的：
在系統線路餘裕測試中，端點的電氣特性會發生變化，系統報告的餘裕也會隨之測量。如果系統中存在重定時器或交換機，則測試需要測量與插槽或交換器下游連接埠連接的下游重定時器連接埠。
作為獲得 PCI-SIG®批准的首家 PCIe 授權測試實驗室，GRL 專家能幫您順利符合從1.0 到 6.0 的 PCIe 規範。歡迎您隨時聯絡我們，開始您的合規之旅。
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